第１部 EDAツールを用いた論理回路設計 サポートページ

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• FAQ

第1週：EDAツールを用いた論理回路設計(1)

• 第１章：はじめに
  • ハードウェア記述言語を用いたディジタル LSI 設計
  • ハードウェア記述言語
  • ディジタル LSI の設計フロー
• 第２章：Verilog HDL による回路動作記述の基礎
  • Verilog HDL 記述の基本構造
  • 基本的な構文と意味
  • always ブロック
  • 時間のモデル
  • 順序回路の記述
  • 状態機械
  • 順序回路の記述
  • モジュールと階層設計
  • 回路の動作環境の記述
• 第３章：EDAツールを用いた回路設計「基礎編」（実験1(簡単な回路記述と動作実験)）
  • 計算機と EDA ツールの環境設定
    • EDAツール環境設定ファイル（csh用） cadsetup.csh.altera
  • Verilog HDL による回路記述
    • ２入力１出力セレクタ回路（mux21） 回路記述 mux21.v
  • ModelSim による機能レベルシミュレーション
    • ２入力１出力セレクタ回路（mux21） テストベンチ test_mux21.v
  • Quartus II によるコンパイル
    • Quartus II プロジェクトファイル mux21.qpf
    • FPGA 設定（ピン配置定義）ファイル mux21.qsf
  • FPGA を用いた回路実現
    • ダウンロード用設定ファイル mux21.cdf
• 第４章：EDA ツールを用いた回路設計「中級編」
  • 組合せ回路の設計（実験2(加算を行う組合せ回路の設計)）
    • 16ビット加算回路 組合せ回路版（adder16） 回路記述例 adder16.v
    • 16ビット加算回路 組合せ回路版（adder16） テストベンチ例 test_adder16.v
    • Quartus II プロジェクトファイル adder16.qpf
    • FPGA 設定（ピン配置定義）ファイル adder16.qsf

第2週：EDAツールを用いた論理回路設計(2)

• 第４章：EDA ツールを用いた回路設計「中級編」
  • 順序回路の設計（実験3(加算を行う順序回路の設計)）
    • 16ビット加算回路（adder16s）順序回路版 回路記述例 adder16s.v
    • 16ビット加算回路（adder16s）順序回路版 テストベンチ例 test_adder16s.v
    • Quartus II プロジェクトファイル adder16s.qpf
    • FPGA 設定（ピン配置定義）ファイル adder16s.qsf
  • 実験課題1(BCDカウンタの設計)
    • 1桁BCDカウンタ（bcd1） 回路記述例（一部） bcd1.v
    • 1桁BCDカウンタ（bcd1） テストベンチ例（一部） test_bcd1.v
    • Quartus II プロジェクトファイル bcd1.qpf
    • FPGA 設定（ピン配置定義）ファイル bcd1.qsf
    • 2桁BCDカウンタ（bcd2） 回路記述例（一部） bcd2.v
    • 2桁BCDカウンタ（bcd2） テストベンチ例（一部） test_bcd2.v
    • Quartus II プロジェクトファイル bcd2.qpf
    • FPGA 設定（ピン配置定義）ファイル bcd2.qsf
  • 実験課題2(系列検出回路の設計)
    • 系列検出器（m） 回路記述例（一部） m.v
    • 系列検出器（m） テストベンチ例（一部） test_m.v
    • Quartus II プロジェクトファイル m.qpf
    • FPGA 設定（ピン配置定義）ファイル m.qsf

最終更新日

• 2016/08/29

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