EDAツールを用いた論理回路設計 Q&A

1. Verilog HDLについて
2. ツール全般について
3. ModelSim-ASE (vsim) について
4. Altera QuartusII (quartus) について
5. 実験課題について
6. その他

質問一覧

Verilog HDLについて

• Q: レジスタの初期値宣言はできますか?
  
• Q: 同期式順序回路が論理合成できません。 どのように記述すればいいですか。
  
• Q: ループ構造を使用したら論理合成できなくなりました。 また、複数クロックかかるループはどのように記述したらいいですか。
  
• Q: function や task とはどのようなものでしょうか。
  

ツール全般について

• Q: vsim, quartus 等を実行しようとしたら「コマンドが見つかりません。」というエラーメッセージが出力されました。
  
• Q: 説明どおり実行したのですが、正しく実行できません。
  
• Q: 毎回 cadsetup.csh.altera を source するのがめんどうなので、 .cshrc に "source cadsetup.csh" と書いたら、 端末から起動したツールの日本語化が無効になったり、 日本語が文字化けするようになりました。
  
• Q: source cadsetup.csh を実行したら、 "Warning: ridiculously long PATH truncated" というメッセージが出力されました。
  

ModelSim-ASE (vsim) について

• Q: レポートに波形を取り込みたいのですが。
  
• Q: ModelSim-ASE (vsim) を起動しようとすると "Error in startup script: unmatched open brace in list while executing" というエラーメッセージが出力され、起動できません。
  

Altera QuartusII (quartus) について

• Q: quartus で word too long というメッセージが出力され、論理合成できません。。
  
• Q: レポートに回路図を取り込みたいのですが。
  

実験課題について

• Q: プロセッサ設計の実験で、指示された箇所を修正したのですが、正しく動作しません。何度も該当箇所を確認したのですが、変更は間違っていないと思います。
  

その他

• Q: 実験室1の計算機のシャットダウンの仕方がわかりません。
  
• Q: mif ファイル(ROMとRAMのイメージファイル)の中の Depth, Width とは何でしょうか。
  
• Q: mif ファイルの中で10進数を指定したのですが。
  
• Q: 実験のウェブページにある Verilog HDL のファイルなどをダウンロードするにはどうすればいいでしょうか。
  
• Q: 正常にログインできなくなりました。
  Q: ツールの挙動が変です。
  

質問と回答一覧

Verilog HDLについて

• Q: レジスタの初期値宣言はできますか?
  
  A: レジスタの初期値宣言は論理合成できません。 また、reset 状態の初期化は定数の代入しかできないと思ってください。
  
  
• Q: 同期式順序回路が論理合成できません。 どのように記述すればいいですか。
  
  A: 以下の形式以外は合成できないと考えてください。

    always @(posedge clk or negedge reset ) begin
    if (reset == 1'b0) begin
      初期化
    end else begin
      通常の動作
    end
  

  
  
  
• Q: ループ構造を使用したら論理合成できなくなりました。 また、複数クロックかかるループはどのように記述したらいいですか。
  
  A: 組合せ回路として展開されるので、 k 回のループは同じ回路を k 個書くのと同じです。 繰り返しが不定のループは原理的に論理合成できません。 ソフトウェアと違うので注意してください。 複数クロックかかるループは、case で状態機械を作って 1 クロック分を記述します。
  
  
• Q: function や task とはどのようなものでしょうか。
  
  A: 記述された一連の処理は function を呼出した個所に展開されます。 ソフトウェアでのマクロの展開のようなものと考えて構いません。
  
  

ツール全般について

• Q: vsim, quartus 等を実行しようとしたら「コマンドが見つかりません。」というエラーメッセージが出力されました。
  
  A: ターミナルを起動するたびに cadsetup.csh.altera を source する必要があります。
  
  
• Q: 説明どおり実行したのですが、正しく実行できません。
  
  A: ファイル名に日本語を使用していると正しく動作しません。 上位のディレクトリ名も含め、日本語を使用しないでください。
  
  
• Q: 毎回 cadsetup.csh.altera を source するのがめんどうなので、 .cshrc に "source cadsetup.csh" と書いたら、 端末から起動したツールの日本語化が無効になったり、 日本語が文字化けするようになりました。
  
  A: cadsetup.csh.altera では日本語環境を無効化しています。 EDAツールを使用するターミナルのみで source を実行するようにしてください。
  
  
• Q: source cadsetup.csh を実行したら、 "Warning: ridiculously long PATH truncated" というメッセージが出力されました。
  
  A: このメッセージはシェル変数 path の値が、1024 文字を越えたとき出力され、 path の内容が1024文字以下になるように途中で切られるため正しく設定がされません。 原因はいくつか考えられます。 一つの端末エミュレータで2回 cadsetup.csh を source をするとこの現象が起きます。 その場合、新たに端末エミュレータを起動し直してください。 また、.cshrc の設定で path をたくさん設定している場合にもこの現象が起きます。 その場合、不必要な path を消してください。 また、シェルとして tcsh を使うと 1024 文字の制限がないので、 path が長くなってもだいじょうぶです。 tcsh を使用する場合は、tcsh を起動してから source してください。
  
  

ModelSim-ASE (vsim) について

• Q: レポートに波形を取り込みたいのですが。
  
  A: ModelSim では波形の出力法として File メニューの Print PostScript を使う方法と、 Export を使う方法の2種類あります。 Export による出力は背景が黒の画像であり、 印刷するレポートには不向きであるため、 Print PostScript による方法を推奨します。 波形を出力するには、まず印刷対象となる Wave ウィンドウのタイトルバーをクリックします。 File メニューの Print PostScript を選択すると表示される Write Postscript ダイアログで Printer として File name: を選択し、ファイル名を入力します。 LaTeX に取り込むことのできる EPS(Encapsulated PostScript)形式で出力するために、 Export EPS file をチェックします。 そして、 Setup... ボタンをクリックし、 Page Setup ダイアログで Orientation で Portrait を選択し、OKをクリックします。 Write Postscript ダイアログのOKをクリックするとEPSファイルが生成されます。 Export を使用すると画面に表示されているイメージを Windows Bitmap 形式(bmp)で出力することができます。
  
  
• Q: ModelSim-ASE (vsim) を起動しようとすると "Error in startup script: unmatched open brace in list while executing" というエラーメッセージが出力され、起動できません。
  
  A: 以下のようなエラーメッセージが出力されているなら、 ホームディレクトリにあるファイル .modelsim と .modelsim.bakを削除してみてください。

  Reading >> /pub1/jikken/eda3/altera/13.0sp1/modelsim_ase/tcl/vsim/pref.tcl
  Error in startup script: unmatched open brace in list
         while executing
  "GUIMAIN"
         invoked from within
  "if {[batch_mode]} {
  	BATCHMAIN
  } else {
  	GUIMAIN
  }"
         invoked from within
  "ncFyP12 -+"
         (file >> "/pub1/jikken/eda3/altera/13.0sp1/modelsim_ase/linuxaloem/../tcl/vsim/vsim" >> line 1)
  ** Fatal: Read failure in vlm process (0,0)
  

  
  
  

Altera QuartusII (quartus) について

• Q: quartus で word too long というメッセージが出力され、論理合成できません。。
  
  A: 環境変数 PATH が長すぎるとこの現象が起きます。 source ~/cadsetup.csh.vdec を何度も行うと PATH が長くなります。 一旦端末を終了し、新たに開いた端末で作業してください。 基本的に source ~/cadsetup.csh.vdec は端末を開いた後、1回だけ行います。
  
  
• Q: レポートに回路図を取り込みたいのですが。
  
  A: QuartusII では回路図の出力法として File メニューの Printを使う方法と、 Export を使う方法の2種類あります。 Print では プリンタ名として Print to File(Postscript) を選択することで、 PostScript ファイルに保存することができます。 この PS ファイルは LaTeX に取り込むことのできる EPS(Encapsulated PostScript)形式のファイルです。 Export では回路図を JPEG, PNG, Windows Bitmap の形式で保存することができます。
  
  

実験課題について

• Q: プロセッサ設計の実験で、指示された箇所を修正したのですが、正しく動作しません。何度も該当箇所を確認したのですが、変更は間違っていないと思います。
  
  A: 以前の実験（特に実験4以前）の実装が間違っている可能性があります。 以前の実験の実装を確認してください。
  
  

その他

• Q: 実験室1の計算機のシャットダウンの仕方がわかりません。
  
  A: ログイン画面で右下の電源ボタンアイコンをクリックし，「シャットダウン」を選択します。
  
  
• Q: mif ファイル(ROMとRAMのイメージファイル)の中の Depth, Width とは何でしょうか。
  
  A: Width は1ワードのビット長、Depth はワード数です。
  
  
• Q: mif ファイルの中で10進数を指定したのですが。
  
  A: radix を 'dec' にしてください。
  
  
• Q: 実験のウェブページにある Verilog HDL のファイルなどをダウンロードするにはどうすればいいでしょうか。
  
  A: リンクのところにマウスカーソルを持っていって右クリックするとメニューが出ます。 そこで「名前を付けてリンク先を保存」を選択します。
  
  
• Q: 正常にログインできなくなりました。
  Q: ツールの挙動が変です。
  
  A: このような場合はディスクの使用制限を越えていないかどうか確かめてみてください。 ディスクの使用制限を越えているかどうか確かめるには次のようなコマンドを実行します。

    quota -v
  

  すると、次のような出力が得られます。

    Disk quotas for h000000b (uid 000000):
    Filesystem     usage  quota  limit    timeleft  files  quota  limit    timeleft
    /home1        165000 150000 170000               3040      0      0            
  

  quota が制限値で、usage が実際の使用量です。この例では使用制限を 越えています。制限を越えた場合、いらないファイルを消去してくださ い。